关于我

言之命至，人随己愿

—— 刘在石

功不唐捐，自有因果

📜 关于我

module introduction(
    input [39:0]     Name    , //HonkW 48 6F 6E 6B 57
    input [7:0]      Age     , //26
    input            Gender  , //Male
    input [13*8-1:0] Address , //Sichuan,China
    input [29*8-1:0] Github  , //https://github.com/honkw93
    output [1:0]     Motion                         
);

    localparam       Happy = 2'd0;
    localparam       Sad = 2'd1;
    localparam       Indifferent = 2'd2;
    
    assign           Motion = Happy;

🔑 技能学习

IC前端&FPGA

• 编程语言
• 工具
• 编辑器
• 仿真
• 版本管理

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Verilog-2001-Fluent

Python-Familiar

C-Familiar

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SystemVerilog-Learning

SystemC

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Vimscript-Learning

Tcl-Learning

Makefile

Shell

Perl

Synplify-Familiar

Quartus-Know

ISE -> Vivado(Xilinx)

Vim-Fluent

Emacs

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ModelSim(Mentor Graphics)-Familiar

iVerilog(Open source)

VCS(Synopsys)

NCVerilog(Cadence)

---

ModelSim(Mentor Graphics)-Familiar

gtkWave

VCS-Verdi(Synopsys)

VCS-DVE(Synopsys)

SimVision(Cadence)

Git-Familiar

SVN

CVS

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